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Newsgroups: fr.sci.electronique
From: JKB <JKB@hilbert.invalid>
Subject: Re: [VHDL] Warning =?UTF-8?Q?=C3=A9trange?= avec Vivado
References: <668e5a1c$0$3878$426a74cc@news.free.fr>
Reply-To: <jkb@invalid>
User-Agent: slrn/1.0.3 (Linux)
Mime-Version: 1.0
Content-Type: text/plain; charset=utf-8
Content-Transfer-Encoding: 8bit
Date: 10 Jul 2024 15:34:08 GMT
Lines: 39
Message-ID: <668ea9f0$0$11723$426a74cc@news.free.fr>
Organization: Guest of ProXad - France
NNTP-Posting-Date: 10 Jul 2024 17:34:08 CEST
NNTP-Posting-Host: 188.231.16.145
X-Trace: 1720625648 news-1.free.fr 11723 188.231.16.145:19725
X-Complaints-To: abuse@proxad.net
Bytes: 2268

Le 10-07-2024, JKB <JKB@hilbert.invalid> a écrit :
> 	Bonjour à tous,
>
> 	Je ne sais pas s'il y a ici des gens qui pratiquent le VHDL
> 	(AMD/Vivado).
>
> 	Dans une entité d'un gros projet, je me prends des warnings :
> 	"registre machin has not asynchronous reset."
>
> 	Le code est ici : ftp://newton.systella.fr/63F52.vhd
>
> 	Les warnings apparaissent si la partie slave est compilée (entre les
> 	lignes 463 et 501 :
>
> RX_BUFFER_reg does not have asynchronous reset.
> Même chose pour RX_REG_reg, SIGNAL_DATA_READY_reg et TX_BUFFER_reg.
>
> 	Sauf erreur de ma part, ligne 377, j'ai bien un reset asynchrone.
> 	La partie master fonctionne et a été testée. La partie slave est
> 	peut-être erronée, mais là n'est pas la question. Pourquoi ces
> 	quatre warnings.
>
> 	J'ai regardé le schéma généré après élaboration, je comprends encore
> 	moins puisque le reset est généré depuis une bascule asynchrone.

	Bon, je me réponds à moi-même.

	Vivado buggué jusqu'à la moelle. Et il ne supporte pas les
	subtilités sur les horloges qui passent toutes seules sur les outils
	d'Intel. Pour que le contrôleur SPI fonctionne en master et en
	slave, j'ai dû le séparer en deux process (l'un pour le maître,
	l'autre pour l'esclave) en routant explicitement l'horloge du slave
	sur un BUFHCE.

	JKB

-- 
Si votre demande me parvient en code 29, je vous titiouillerai volontiers
une réponse.