Path: ...!news.nobody.at!eternal-september.org!feeder3.eternal-september.org!news.eternal-september.org!.POSTED!not-for-mail
From: Volkin <volkin@yahoo.caca>
Newsgroups: fr.sci.electronique
Subject: =?UTF-8?Q?Re:_[VHDL]_Warning_=c3=a9trange_avec_Vivado?=
Date: Sat, 13 Jul 2024 10:38:49 +0200
Organization: A noiseless patient Spider
Lines: 52
Message-ID: <v6teeh$3gtkm$1@dont-email.me>
References: <668e5a1c$0$3878$426a74cc@news.free.fr>
 <668ea9f0$0$11723$426a74cc@news.free.fr>
MIME-Version: 1.0
Content-Type: text/plain; charset=UTF-8; format=flowed
Content-Transfer-Encoding: quoted-printable
Injection-Date: Sat, 13 Jul 2024 10:38:42 +0200 (CEST)
Injection-Info: dont-email.me; posting-host="cb87c03cd2168b2db10172ca47c37fcd";
	logging-data="3700374"; mail-complaints-to="abuse@eternal-september.org";	posting-account="U2FsdGVkX18tCzTRgTqK9fRsj4Ziyupt"
User-Agent: Mozilla/5.0 (Windows NT 6.1; rv:52.0) Gecko/20100101 Firefox/52.0
 SeaMonkey/2.49.2
Cancel-Lock: sha1:GDLIJqCOjenYyFjeQX9HguIRz1w=
In-Reply-To: <668ea9f0$0$11723$426a74cc@news.free.fr>
Bytes: 2863

JKB wrote:
> Le 10-07-2024, JKB <JKB@hilbert.invalid> a =C3=A9crit=C2=A0:
>> 	Bonjour =C3=A0 tous,
>>
>> 	Je ne sais pas s'il y a ici des gens qui pratiquent le VHDL
>> 	(AMD/Vivado).
>>
>> 	Dans une entit=C3=A9 d'un gros projet, je me prends des warnings :
>> 	"registre machin has not asynchronous reset."
>>
>> 	Le code est ici : ftp://newton.systella.fr/63F52.vhd
>>
>> 	Les warnings apparaissent si la partie slave est compil=C3=A9e (entre=
 les
>> 	lignes 463 et 501 :
>>
>> RX_BUFFER_reg does not have asynchronous reset.
>> M=C3=AAme chose pour RX_REG_reg, SIGNAL_DATA_READY_reg et TX_BUFFER_re=
g.
>>
>> 	Sauf erreur de ma part, ligne 377, j'ai bien un reset asynchrone.
>> 	La partie master fonctionne et a =C3=A9t=C3=A9 test=C3=A9e. La partie=
 slave est
>> 	peut-=C3=AAtre erron=C3=A9e, mais l=C3=A0 n'est pas la question. Pour=
quoi ces
>> 	quatre warnings.
>>
>> 	J'ai regard=C3=A9 le sch=C3=A9ma g=C3=A9n=C3=A9r=C3=A9 apr=C3=A8s =C3=
=A9laboration, je comprends encore
>> 	moins puisque le reset est g=C3=A9n=C3=A9r=C3=A9 depuis une bascule a=
synchrone.
>=20
> 	Bon, je me r=C3=A9ponds =C3=A0 moi-m=C3=AAme.
>=20
> 	Vivado buggu=C3=A9 jusqu'=C3=A0 la moelle. Et il ne supporte pas les
> 	subtilit=C3=A9s sur les horloges qui passent toutes seules sur les out=
ils

Pas clair ce que c'est "les subtilit=C3=A9s sur les horloges".

Vu comment c'est pr=C3=A9sent=C3=A9 je ne peux que donner raison =C3=A0 V=
ivado.

> 	d'Intel. Pour que le contr=C3=B4leur SPI fonctionne en master et en
> 	slave, j'ai d=C3=BB le s=C3=A9parer en deux process (l'un pour le ma=C3=
=AEtre,
> 	l'autre pour l'esclave) en routant explicitement l'horloge du slave
> 	sur un BUFHCE.
>=20
> 	JKB
>=20